転職は？

相性が良い会社が無ければ、転職できない＠経験者

見つかるトキは見つかるのかも

ただし、日本は閉鎖社会


ダイナミックな人事管理に大きな欠点がある


よって、適材適所にならない場合が多い


くわえて、労働組合と会社も癒着している


何のためのメーデーか意味が分からないので、新入社員のトキだけ参加


メーデーに参加する気は失せた・・・


以上

だが、UCバークレーのフリー・スピーチ・ムーブメントなら、参加したいな～～～

そういう気がした・・・

バークレーも負けたが、最後は勝った

おめでとう～～～

個人的な花形は？

C言語、UNIX、Verilog

フリーフォーマット

構造化言語

ダウンサイジングに大きく貢献した・・・




---Wiki

Verilog（ヴェリログ）は、デジタル回路の設計用の論理シミュレータであり、そこで使用するハードウェア記述言語でもある。両者を区別する場合、言語の方を「Verilog HDL」と呼ぶ場合もある。 言語の開発にあたっては、ソフトウェア開発者にも受け入れられるようにプログラム言語のC言語やPascalの要素を取り入れたものとなっている。

プログラミング言語との相違点として、文（ステートメント）の実行を必ずしも逐次に行わず、並列実行する場合がある。これは、並列動作する電子回路を記述する言語だからである。また、Verilogモデルは実際のハードウェアの構成に近いモジュールの階層を構成できる。モジュールではまず、入力/出力端子、必要に応じて双方向端子を宣言する。次に、配線を示すwire、記憶素子を示すregとサブモジュールのリストなどを定義する。さらに、続いてその動作を規定するステートメントやステートメントをグループにしたブロック群を定義する。ブロックはbeginキーワードで始まり、endキーワードで終わる範囲で定義し、その中は順番に実行する。しかし、各ブロックは並列に実行できる。

Verilog言語には、論理合成を適用して実際の回路に変換可能な記述とそうではない部分がある。設計中のモジュールが全て合成可能なステートメントだけで記述している場合、適切なソフトウェアを用いて半導体チップの回路、さらにレイアウトデータまで変換することができる。

「Verilog-HDL」という表記が用いられることがあるが、正しくは「Verilog」と「HDL」との間にハイフンが入らない「Verilog HDL」である。